我要投搞

标签云

收藏小站

爱尚经典语录、名言、句子、散文、日志、唯美图片

当前位置:双彩网 > 指令级并行 >

计算机体系结构期末考试试卷及答案

归档日期:06-28       文本归类:指令级并行      文章编辑:爱尚语录

  记分牌的目的: 通过尽可能早地执行指令在没有结构相关的情况下维持CPI为1。第四讲PPT,P15

  记分牌是一集中控制部件,其功能是控制数据寄存器与处理部件之间的数据传送。在记分牌中保存有与各个处理部件相联系的寄存器中的数据装载情况。当一个处理部件所要求的数据都已就绪(装载完毕),记分牌允许处理部件开始执行。当执行完成后,处理部件通知记分牌释放相关资源。所以在记分牌中记录了数据寄存器和多个处理部件状态的变化情况,通过它来检测和消除或减少数据相关性,加快程序执行速度。

  10、 下述问题中,哪一项不是 Cache 设计应考虑的基本问题(CCC)

  A. 以运算器为中心、 内存中指令和数据区别对待、 内存按地址访问(错误:同等对待)

  B. 指令一般按顺序执行、 指令由操作码和地址码组成、 指令和数据用二进制表示

  C. 以内存为中心、 内存按地址访问、 指令一般按顺序执行(错误:以运算器为中心)

  D. 内存中指令和数据同等对待、 内存按数据内容访问、 以运算器为中心(错误:内存是按地址访问)

  D是动态,S是静态;DRAM(Dynamic Random Access Memory),即动态随机存取存储器,动态的需要刷新,速度慢,但成本低,存储密度高。两者掉电后,数据都会丢失,ROM掉电后数据不丢失。

  2. 请解释为什么流水线技术都可以提高处理器的性能?请结合一个例子进行说明。(7分)

  流水线技术把多个处理过程在时间上错开,依次通过各功能段,这样每个子过程就可以与其他的子过程并行进行。

  如果取指令、 指令分析和指令执行的时间相等,都是t,则串行执行时间为T=3nt,使用一次重叠执行方式,并行执行n条指令所花的时间为T=(1+2n)t,程序的执行时间减少了近1/3;使用二次重叠执行方式,并行执行n条指令所花的时间为T=(2+n)t,程序的执行时间减少了近2/3。

  3. 请解释SISD,SIMD,MIMD,SMT(同时多线程),CMP(多核体系结构)。请指出SMT和CMP最大的差异在哪里。(7分)

  SISD(单指令流单数据流):SISD机器是一种传统的串行计算机,它的硬件不支持任何形式的并行计算,所有的指令都是串行执行。并且在某个时钟周期内,CPU只能处理一个数据流。因此这种机器被称作单指令流单数据流机器。

  都是SISD机器,如冯诺.依曼架构,如IBM PC机,早期的巨型机和许多8位的家用机等。

  SIMD(单指令流多数据流):采用一个指令流处理多个数据流。这类机器在数字信号处理、图像处理、以及多媒体信息处理等领域非常有效。我们现在用的

  MISD(多指令流单数据流机器):采用多个指令流来处理单个数据流。由于实际情况中,采用多指令流处理多数据流才是更有效的方法,因此MISD只是作为理论模型出现,

  MIMD(多指令流多数据流):可以同时执行多个指令流,这些指令流分别对不同数据流进行操作。最新的多核计算平台就属于MIMD的范畴,例如Intel和AMD的

  SMT(同时多线程):一种在一个CPU的时钟周期内能够执行来自多个线程的指令的硬件多线程技术。本质上,同步多线程是一种将线程级并行处理(多CPU)转化为指令级并行处理(同一CPU)的方法。SMT对于商业事务处理负载的性能优化可达30%。在更加注重系统的整体吞吐量而非单独线程的吞吐量时,SMT是一个很好地选择。

  CMP(多核体系结构):是将多个计算内核集成在一个片处理器芯片中,从而提高计算能力。每个微处理器核心实质上都是一个相对简单的单线程微处理器或者比较简单的多线程微处理器,这样多个微处理器核心就可以并行地执行程序代码,因而具有了较高的线程级并行性。CMP具有高主频、设计和验证周期短、控制逻辑简单、扩展性好、易于实现、功耗低、通信延迟低等优点。

  比较突出。SMT最具吸引力的是只需小规模改变处理器核心的设计,几乎不用增加额外的成本就可以显著地提升效能。CMP结构被划分成多个处理器核来设计。

  4. 请解释Cache的三种放置方式:Fully associative,Direct mapped,Set associative,请给出示意图说明。(8分)

  Fully associative(全相联):全相映射,主存某一数据块可以跟任意的cache块映射。

  Direct mapped(直接映像):直接映射,主存某一数据块只有一个cache块与之对应。

  Set associative(组相联):组相联映射,主存某一数据块有2^i个cache块与之对应,又称为2^i路组相联映射。

  5. 请解释 Cache 的两种写策略 Write back 和 Write Through,并比较各自的优缺点。

  此模式的优点是操作简单;缺点是因为数据修改需要同时写入内存,总线工作繁忙,内存的带宽被大大占用,因此运行速度会受到影响数据。 假设一段程序在频繁地修改一个局部变量,局部变量生存周期很短,而且其他进程/线程也用不到它,CPU依然会频繁地在Cache和内存之间交换数据,造成不必要的带宽损失。

  :在数据更新时只写入缓存Cache,而不是立即写入内存。只在数据被替换出缓存时,被修改的缓存数据才会被写到后端存储。

  此模式的优点是数据写入速度快,因为不需要写存储;缺点是一旦更新后的数据未被写入存储时出现系统掉电的情况,数据将无法找回。 对一行cache的多次写命中都在cache中快速完成修改,只是需被替换时才写回速度较慢的主存,减少了访问主的次数从而提高了效率。为支持这种策略,每个cache行必须配置一个修改位,以反映此行是否被CPU修改过。

  6. 在指令级并行中,会碰到各种依赖而影响并行化,请简述有哪几种依赖,并简述每一种依赖。

  :对于两条指令i(在前,下同)和j(在后,下同),如果下述条件之一成立,则称指令j与指令i数据相关。指令j使用指令i产生的结果;指令j与指令k数据相关,而指令k又与指令i数据相关。

  :名指令所访问的寄存器或存储器单元的名称。如果两条指令使用相同的名,但是它们之间并没有数据流动,则称这两条指令存在名相关。

  :指由分支指令引起的相关。为了保证程序应有的执行顺序,必须严格按控制相关确定的顺序执行。与一条分支指令控制相关的指令不能被移到该分支之前,否则这些指令就不受该分支控制了。

  三、设计图(共14分)1.设计题(共 10 分)假设一个 DLX 处理器的简单设计如下图所示,现在要设计一个基于该设计的流水线处理器,请给出你的设计。 (可以在图上进行修改)图 1DLX 处理器结构。)

  1. 对于一台400MHz计算机执行标准测试程序,程序中指令类型,执行数量和平均时钟周期数如下

本文链接:http://f-taiken.net/zhilingjibingxing/95.html